Hlavní stránka > Výsledky hledání: keywords:"instruction set architecture modeling"
Hledej:
Tipy pro vyhledávaní :: Rozšířené hledání
Hledej ve sbírkách:
Seřadit podle: Zobrazit výsledky: Výstupní formát:
Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.01 vteřin. 
Model procesoru RISC-V
 Barták, Jiří ; Dolíhal, Luděk (oponent) ; Zachariášová, Marcela (vedoucí práce)
V rámci snahy o minimalizaci spotřeby a plochy na čipu dochází k vývoji procesorů s aplikačně specifickou instrukční sadou. Dochází tak k vytváření nových instrukčních sad, které však často bývají tajné. Proti tomuto trendu stojí instrukční sada RISC-V, vyvinutá Kalifornskou univerzitou v Berkeley, která je plně otevřena. V této diplomové práci se pozornost věnuje analýze instrukční sady RISC-V a jazyků Chisel a CodAL, které slouží k popisu instrukčních sad a počítačových architektur. Jádrem práce je implementace modelu základní instrukční sady RISC-V a rozšíření pro dělení, násobení a 64-bitový adresový prostor a dále implementace modelu časování založeného na mikroarchitektuře Rocket Core. To vše v jazyce CodAL. Modely jsou dále využity ke generování překladače jazyka C a RTL reprezentace procesoru ve vývojovém prostředí Codasip Studio. Získaný překladač je porovnán s překladačem dostupným od tvůrců instrukční sady a výsledky použity k optimalizaci instrukční sady. RTL je syntetyzováno na FPGA Artix 7 a srovnáno s výsledky syntézy Rocket Core.
Úplný záznam
Model procesoru RISC-V
 Barták, Jiří ; Dolíhal, Luděk (oponent) ; Zachariášová, Marcela (vedoucí práce)
V rámci snahy o minimalizaci spotřeby a plochy na čipu dochází k vývoji procesorů s aplikačně specifickou instrukční sadou. Dochází tak k vytváření nových instrukčních sad, které však často bývají tajné. Proti tomuto trendu stojí instrukční sada RISC-V, vyvinutá Kalifornskou univerzitou v Berkeley, která je plně otevřena. V této diplomové práci se pozornost věnuje analýze instrukční sady RISC-V a jazyků Chisel a CodAL, které slouží k popisu instrukčních sad a počítačových architektur. Jádrem práce je implementace modelu základní instrukční sady RISC-V a rozšíření pro dělení, násobení a 64-bitový adresový prostor a dále implementace modelu časování založeného na mikroarchitektuře Rocket Core. To vše v jazyce CodAL. Modely jsou dále využity ke generování překladače jazyka C a RTL reprezentace procesoru ve vývojovém prostředí Codasip Studio. Získaný překladač je porovnán s překladačem dostupným od tvůrců instrukční sady a výsledky použity k optimalizaci instrukční sady. RTL je syntetyzováno na FPGA Artix 7 a srovnáno s výsledky syntézy Rocket Core.
Úplný záznam

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.
Digitální repozitář :: Hledej :: Nový záznam :: Personalizace :: Nápověda
Powered by Invenio v1.1.2
Spravuje admin.invenio@techlib.cz
Tato stránka je dostupná také v následujících jazycích:
Česky  English